mpsu / pcu-verilog-labs Goto Github PK

В третьей лабе, стр. 31 идет отсылка к третьей лабе, это как?

Разброс подобный этому идет на многих страницах лабы, но вот это вообще майндфак: в комментах написано, что часть с device_running — ср студента, но в задании к лабе сказано запилить схему с device_stopped

Проблема такова: сейчас курс в своём текущем виде скорее "базовый" и не соответствует своему названию. Мы не проектируем цифровые устройства, мы большую часть времени повторяем цифровую схемотехнику в Verilog. Кроме того, писать на Verilog студентов учат на МПСиС.

В связи с этим давно зреет набор идей и мыслей:

• Расширить лабник, уменьшить упор на "базу", перенести фокус в сторону сборки более сложных устройств из готовых простых IP-блоков с исходными кодами (например, СнК + звук + простое видео + периферия или ЦОС, очень важная штука как раз для МРТУС)
• Перенести лабник на SystemVerilog (я считаю, что за счёт logic у него окажется ниже порог вхождения)
• Перенести лабник на Vivado (если наконец-то привезут платы)
• Использовать тестбенчи и давать студентам готовые тестбенчи или шаблоны.
• Добавить к лабнику приложения "Введение в SV", основы работы в "Vivado", добавить справочник по стилистике кода.

Спорное:

• Интегрировать в базовом формате git в курс (github?)
• Показать - научить студентов пользоваться системами сборки, например, fusesoc или make. Показать базовые умения по написанию .tcl файлов и автоматизации работы в САПР.

Организационное:

• Уменьшить лабы, увеличить их количество (например, одна лаба на один ак. час)
• (пока не точно) Перевести лабы в формат "воркшопа" на западный манер -- есть примеры, их нужно повторить и показать.

"Последним нерассмотренным моментом остался вопрос генерации сигнала готовности данных. Как было сказано ранее сигнал готовности генерируется к конце транзакции в случае успешного приема и равен 1 до начала следующей транзакции. То есть пока конечный автомат в состоянии IDLE.
Условием успешного окончания транзакции является стоповый бит равный 1 и бит четности равный рассчитанному значению.
Генерация сигнала готовности происходит в момент приема стопового бита. По этому для его проверки достаточно убедиться что значение на линии ps2_dat равно 1."
В представленных листингах проверка не осуществляется